当指导全球半导体产业发展“摩尔定律”逐渐失效后，在先进光刻技术获取受限且不太经济的大背景下正规股票平台排行，华为提出了“韬（τ）”定律，作为接下来指导半导体行业发展的新规则。
5月25日，2026国际电路与系统研讨会在上海举行，华为公司董事、半导体业务部总裁何庭波在会上发表了《半导体新路径探索与实践》的主旨演讲，正式发表“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。
需要指出的是，华为不仅是发表“韬（τ）”定律本身，还带来了多款芯片的实证。这对中国半导体产业链都是极大提振。25日当天，中国半导体制造产业链相关股价大幅上涨，中芯国际（688981.SH）接近涨停，华虹公司（688347）20%涨停，半导体设备股拓荆科技（688072.SH）、盛美上海（688082.SH）均大幅上涨。
“时间（τ）缩微”替代“几何缩微”
同一天，何庭波在中国科学院科技论文预发布平台上发表署名论文《多层电子系统的时间缩微理论（A Time Scaling Theory for Multi-Layer Electronic Systems）》，该论文对“韬定律”进行了详细的解释和说明。
韬定律提出以“时间（τ）缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
在半导体行业的大部分历史中，其主要任务只有一个：缩小晶体管的尺寸。
戈登·摩尔（Gordon Moore）于1965年观察到晶体管密度大约每两年翻一番，十年后，罗伯特·丹纳德（Robert Dennard）的缩放理论对此进行了补充。该理论指出，电压和尺寸的成比例缩小可以保持电场强度恒定。几何缩放和丹纳德缩放共同作用，在近五十年的时间里，实现了每瓦性能和每美元性能的指数级提升。
摩尔定律既是一项经验观察，也帮助建立了一个行业契约，整个计算体系都建立在这个契约之上。
何庭波在论文中明确指出，摩尔定律这个行业契约如今已不再适用。在7纳米节点之后，几何级数缩放不再像过去那样带来显著效益。2纳米节点的尖端芯片设计预算超过了10亿美元。
对华为这类难以获得最先进光刻技术的企业而言，这种限制来得更早，影响也更加严重。
基于这些行业现状和企业实际情况，过去六年，华为半导体团队在移动SoC、AI加速器、系统架构和封装等领域，对这个问题进行了深入研究。最终结论是，答案并非在于采用新的制程节点或晶体管架构，而在于改变主要的优化目标本身。
华为认为，未来十年电子系统的发展方向不应是几何缩放，而应是时间缩放——即系统性地降低堆叠每一层中单一特征时间常数τ，从皮秒级晶体管开关到秒级数据中心工作负载响应。
基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。
Omdia中国区半导体分析师总监何晖接受澎湃新闻记者采访时表示，韬定律的原理，就是将通信网络中高传输，低时延原理运用到了芯片内部，而不只是单纯依赖先进制程带来微缩空间，增加晶体管数量来实现性能提升。
何晖进一步解释，在先进制程受限的当下，结合华为自身的技术优势，通过利用通信方面的技术特点，再结合改进介质等方式来弥补物理极限的限制，寻求其他的技术突围路径。
韬定律核心“逻辑折叠”
何庭波在论文中指出，摩尔定律本质上并非几何形状，而是对最终用户影响最大的技术。更小的晶体管之所以能提升系统性能，是因为它们切换速度更快。更密集的互连线之所以能提升性能，是因为信号传输距离更短。更高的集成度之所以能提升性能，是因为数据跨越的边界更少。每一代技术带来的本质上都是时间的缩短——器件层面从皮秒到纳秒，芯片层面从纳秒到微秒，系统层面从微秒到秒。空间缩放仅仅是压缩时间的工具。
因此，时间本身应该被用作主要衡量标准。在堆栈的每一层——晶体管、电路、芯片和系统——都可以定义一个特征时间常数τ，并将其缩减作为统一优化目标。几何缩微由此成为缩减τ的众多技术手段之一，而不再是唯一的手段。
奥尔布赖特石桥集团（ASG）合伙人、副总裁兼中国科技政策负责人保罗·特里奥洛解读“韬定律”时表示，华为的思路是直截了当的，未来半导体发展的进步，不再主要依赖几何尺寸的缩小，而是通过在器件、电路、芯片、系统等各个层面，压缩有效常数τ来实现。在器件层面，这种机制降低电阻和电容。在电路层，这意味着通过三维“逻辑折叠”架构来缩短导线和信号路径。在芯片层，它意味着软硬件架构与硅片协同设计。在系统层，它意味着减少通过统一的内存语义和紧密集成的SuperPod，实现互联延迟的优化。
对于“逻辑折叠”，特里奥洛认为，华为将其描述为从传统的二维布局转向垂直堆叠架构，其中多个平面逻辑层沿着Z轴向上折叠。华为使用的类比是：从单层住宅转向多层建筑，通过电梯连接楼层。这样做的目标非常直接：在不完全依赖晶体管尺寸缩小的情况下，通过减少信号传播距离、缩短关键路径、提升有效晶体管密度，以实现性能的提升。
论文显示：τ缩微的首次量产规模测试在移动设备领域展开。智能手机SoC的特殊之处在于，单个芯片构成了整个系统。多插槽并行架构无法实现；即使拥有上千个节点，也无法弥补链路速度慢的问题。所有交付给用户的性能都源自单个芯片，功耗仅为几瓦，并且受到手持设备外形尺寸限制带来的散热限制。
此外，2020年之后，随着先进制程节点的获取受到限制，关键问题变成了：在制程节点固定的情况下，如何在单个芯片上持续实现代际性能提升？
华为说，最终的答案就是逻辑折叠（LogicFolding）。逻辑折叠是一种设计方法，它将数字电路、模拟电路和存储电路划分到垂直堆叠的有源层中，遵循时间缩放原则，从而在性能、功耗和面积之间实现协同优化。
何庭波在会上说，“麒麟2026”手机芯片是逻辑折叠技术的首次成功实施。它基于全新的自由逻辑设计理念，由单层扩展至了双层，并实现晶体管密度等指标的大幅提升。“我们取得了一系列仅靠先进制程工艺难以取得的进步。”何庭波说，诸如此类的大量创新，会逐步落地到2027年及之后的量产芯片中。
“未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠，持续优化从器件、电路，到芯片和系统的全栈性能。”何庭波说。
特里奥洛认为，这在技术上并非完全新颖。半导体行业多年来一直在朝这个方向发展，比如英伟达现在的优势不仅在于晶体管密度，更在于系统级集成。AMD也在追求小芯片堆叠和先进封装技术。苹果M系列的成功，很多程度上也归功于内存的本地化以及硬件与软件的垂直集成。“华为的做法是将这些趋势加以提炼，并将其提升为全面的后摩尔定律时代的解决方案。”
根据论文，在移动 SoC上，逻辑折叠（LogicFolding）在固定器件节点（即制程工艺不变）下，实现了55%的晶体管密度阶跃式提升，以及41%的能效增益。论文预计，到2031年，在器件和电路层面，晶体管密度将从155 MT/mm²（百万晶体管/平方毫米）提升到400+ MT/mm²。华为官方新闻稿中则写道，到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
对中国半导体产业有何影响？
在全球半导体的竞争中，中国半导体产业由于先进光刻技术受限，承受的挑战和压力最大。但华为提出的韬定律以及多款芯片实证，为中国半导体乃至于全球半导体产业后摩尔时代的持续演进找到了一条新方向。
从2020年5月到2026年5月，华为半导体设计并量产了381款芯片，服务于移动、人工智能、汽车、工业和基础设施市场。在这些产品组合中，τ缩微理论得到了验证。
华为在论文中表示，展望未来，CPU核心频率预计到2029年将达到4GHz及以上，麒麟SoC的能效预计在三到五年内典型使用情况下将提升一倍以上，而人工智能硬件集成度预计到2035年将增长100倍以上。
何庭波说，2026到2035年，随着大量探索性的技术逐步产品化，晶体管的密度将持续提升，工作频率将持续增长，将持续推出性能卓越的手机芯片。“我们的解决方案走得通，走得远。我们新芯片的性能完全可以持续对标另外一条路径。”
针对半导体行业未来的发展，何庭波表示：“未来一定属于开放合作。在‘韬定律’的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”
何晖认为，华为这次对外露出，本身也展示了一种态度。通过系统级的优化，而不是单纯比拼物理极限，在硅材质摩尔定律接近极限的当下，也未尝不是一种积极的尝试。
上海财经大学特聘教授、专事智能科技产业和智能经济研究的胡延平认为，“韬定律”实际上约等于解锁了华为式的芯片计算时空观，以自由逻辑变原理、以物理优化缩常数、以逻辑折叠增密度、以全栈协同提效率、以系统重构降时延；这是一种不同于过往制程精度、DUV多次曝光、良率等视角的新体系，具有多维技术融合演进的新特征，且不完全只是做加法、做优化。业界可能不仅要看逻辑折叠，更要看自由逻辑设计理念究竟是什么。
胡延平表示正规股票平台排行，“韬定律”可以既是一次理论创新，也是一次实践拓新。路走着走着，就逐步走远，走出过往熟悉的半导体产业地带了。
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